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發表人:qinye 發表時間:2019-7-1 17:11:00  

 

 本欄論題: 微控制器電路PCB設計  [125] 
    微控制器電路PCB設計的一般原則如下。
   
    (1)合理分區。微控制器電路PCB通常可分為模擬電路、數字電路和功率驅動三個區。要本著盡量控制噪聲源、盡量減小噪聲的傳播與耦合、盡量減小噪聲的吸收這三大原則進行PCB的設計和布線。
   
    (2)在元器件的布局方面,應該使相互有關的元件盡量放得靠近一些。例如,時鐘發生器、晶振、CPU的時鐘輸入端都易產生噪聲,在放置時應把它們靠近些。對于那些易產生噪聲的器件、小電流電路、大電流電路開關電路等,應盡量使其遠離微控制器的邏輯控制電路和存儲電路(ROM、RAM),如果可能的話,可以將這些電路另外分成獨立小區進行設計,這樣有利于抗干擾,提高電路工作的可靠性。盡量不要使用IC插座,要把IC直接焊在PCB上,以減少IC插座的分布參數影響。
   
    (3)在微控制器系統中,地線的種類有很多,有系統地、屏蔽地、數字地、模擬地等,地線是否布局合理,將決定電路板的抗干擾能力。在設計地線和接地點時,應該考慮以下問題。
   
    ① 數字地和模擬地要分開布線,不能合用,要將它們各自的地線分別與相應的電源地線相連。在設計時,模擬地線應盡量加粗,而且盡量加大引出端的接地面積。一般來講,對于輸入、輸出的模擬信號,與微控制器電路之間最好通過光耦進行隔離。
   
    ② 在設計數字電路的PCB時,其地線應構成閉環形式,以提高電路的抗干擾能力。
   
    ③ 地線應盡量粗。如果地線很細的話,則地線電阻將會較大,會造成接地電位隨電流的變化而變化,致使信號電平不穩,導致電路的抗干擾能力下降。在布線空間允許的情況下,要保證主要地線的寬度至少為2~3mm,元件引腳上的接地線應該在1.5mm左右。
   
    ④ 要注意接地點的選擇。當PCB上的信號頻率低于1MHz時,由于布線和元件之間的電磁感應影響很小,而接地電路形成的環流對干擾的影響較大,所以要采用一點接地,使其不形成回路。當PCB上的信號頻率高于10MHz時,由于布線的電感效應明顯,地線阻抗變得很大,此時接地電路形成的環流就不再是主要的問題了,應采用多點接地,盡量降低地線阻抗。
   
    (4)盡可能采用數字電路電源和模擬電路電源分別供電。布置電源線時,除了要根據電流的大小盡量加粗走線寬度外,在布線時還應使電源線、地線的走線方向與數據線的走線方向一致。在布線工作的最后,要用地線將PCB的底層沒有走線的地方鋪滿。上述這些方法都有助于增強電路的抗干擾能力。
   
    (5)盡可能在微控制器、ROM、RAM等關鍵芯片的電源輸入端安裝去耦電容器。實際上,PCB走線、引腳連線和接線等都可能含有較大的電感效應。大的電感可能會在VCC走線上引起嚴重的開關噪聲尖峰。防止VCC走線上開關噪聲尖峰的方法是在VCC與電源地之間安放一個0.1μF的去耦電容器。如果PCB上使用的是表面貼裝元件,可以用片狀電容器直接緊靠著芯片的VCC引腳安裝。最好使用瓷片電容器,這是因為這種電容器具有較低的靜電損耗(ESL)和高頻阻抗,另外這種電容器在溫度和時間上的介質穩定性也很不錯。盡量不要使用鉭電容器,因為在高頻下它的阻抗較高。 在安放去耦電容器時需要注意:在PCB的電源輸入端跨接100μF左右的電解電容器時,如果體積允許的話,電容量大一些則更好;原則上每個集成電路芯片的旁邊都需要放置一個0.01μF的瓷片電容器,如果電路板的空隙太小而放置不下時,可以每10個芯片左右放置一個1~10μF的鉭電容器。對于抗干擾能力弱、關斷時電流變化大的元件和RAM、ROM等存儲元件,應該在電源線(VCC)和地線之間接入去耦電容器。
   
    (6)在能夠滿足系統要求的情況下,應盡可能采用低的時鐘頻率。時鐘產生器要盡量靠近用到該時鐘的器件。石英晶體振蕩器外殼要接地,時鐘線要盡量短,且不要引得到處都是。石英振蕩器下面、噪聲敏感器件下面要加大地的面積而不應該走其他信號線。時鐘線要垂直于I/O線,避免與I/O線平行;時鐘線要遠離I/O線。
   
    (7)應把時鐘振蕩電路、特殊高速邏輯電路部分用地線圈起來。
   
    (8)I/O驅動器件、功率放大器件盡量靠近PCB的邊緣,靠近接插件。
   
    (9)微控制器不用的I/O端口要定義成輸出。從高噪聲區來的信號要加濾波。繼電器線圈處要加放電二極管。可以用串一個電阻的辦法來軟化I/O線的跳變沿或提供一定的阻尼。
   
    (10)數據線的寬度應盡可能寬,以減小阻抗。數據線的寬度至少不小于0.3mm(12mil),如果采用0.46~0.5mm(18~20mil)則更為理想。對噪聲敏感的線不要與高速線、大電流線平行。
   
    (11)當PCB尺寸過大或信號線頻率過高時,可能會使得走線上的延遲時間大于等于信號上升時間,這時該走線要按傳輸線處理,要加終端匹配電阻。
   
    (12)對于ADC和DAC類器件,數字部分與模擬部分要分區設計,走線寧可繞一下也不要交叉。
   
    (13)4層板比雙面板噪聲低20dB,6層板比4層板噪聲低10dB,產品成本允許時應盡量用多層板。
   
    (14)由于電路板的過孔存在分布電感和分布電容,這將給高速數字電路引入太多的干擾,所以在布線時應盡可能地注意過孔的設置與過孔的數量

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